【課程詳情】：

1、實例文件的互聯提取方法，信號實例的文件設置；

解讀文件，了解文件里面對各個信號的分配；

2、SI_Design_Setup信號完整性仿真設置與流程方法； 

3、DDR3_DIMM2RX8內存條BRD文件實例信號完整性相關設置；

【1】仿真庫的設置；【2】信號和電源的歸類設置，電源要賦予電壓；【3】層疊的設置；【4】原件模型設置，三種模型；【5】XNET網絡設置；【6】差分對設置；【7】檢查，檢查仿真的網絡相關設置是否對，有錯誤錯誤。

4、IBIS模型到DML轉換與分配&無源LRC模型創建修改；

【1】可以在這里直接轉換，如圖，點擊就可以完成DML的轉換；

【2】轉換完成的文件在工作路徑下；

【3】金手指的模型；

5、地址線仿真鏈路抽取和整理&533MHZ仿真設置； 

這個地方提取信號仿真鏈路的時候，需要提前將芯片的模型，原件的模型，IO的模型，連接器的模型，等等和信號鏈路有關系的模型都賦予好，才能提出正確的拓撲結果。也就是上門的操作都需要先做，都設置好了在去提取。才可以。

6、DDR3_DIMM2RX8仿真結果眼圖分析解讀&時鐘線拓撲鏈路提取與拓撲整理； 

7、DDR3_DIMM2RX8拓撲SigXp編輯&STUB支線拓撲掃描鏈路分支編輯修改；

【1】STUB的長度成1mm修改成了500mm之后，U18和U9的信號眼圖如下，明顯信號的質量下降，信號的不合格，眼寬和眼高都已經丟失。

【2】STUB之線的長度減少之后到5mm的時候，眼圖如下所示，可以明顯的看到，眼圖的眼寬和眼高清晰可見。信號的質量明顯提高。

【3】因此來說，我們需要STUB支線的長度越短越高，支線過長，會引起信號的多次反射，且信號延遲加長，信號的眼圖質量下降。

【講師介紹】：

李增（Wareleo），13年＋模擬電路和數字電路及程序設計經驗，著有多本Cadence和高速信號仿真書籍。資深開發工作愛好者，多次帶領團隊獨立完成開發項目，并成功上市商用產品。在長期的開發中經驗積累了豐富實戰經驗，尤其是快速電子類產品開發的精悍流程和開發技巧。熟悉Cadence, PADS, AD, Multisim, ADS,Sigrity, Ansys EM等EDA和分析工具，通過長期不懈的學習、探索與總結，已初步形成了一套基于高速PCB設計的實踐經驗及理論，累積上萬粉絲。